طراحی مدارات فلیپ - فلاپ کم توان با قابلیت حفظ مقدار به فرم سلول های دیجیتال استاندارد

STUDENT

DEGREE

YEAR

Continuous scaling of CMOS technology, increases device density and enhances circuit performance in terms of computing power. The price of these enhancements is design complexity and more power dissipation. As more transistors are integrated with each new technology, leakage energy is also going to dominate the dynamic power consumption. Generation and distribution of the required power, removing dissipated heat, and reliability concerns are at the forefront of current problems faced by IC designers. In the highly pipelined synchronous VLSI chips, employing high performance clocking sub-system is a crucial need. Energy consumption of the clocking sub-system which is composed of clock distribution networks and clocked storage elements is a large fraction of total dynamic power dissipation. In the other hand, due to aggressive shrinkage of device dimensions, reduced node capacitance and the smaller amount of stored charge, radiation effect and soft error problem in digital circuits are becoming increasingly important as the CMOS technology progresses from sub-micrometer scale to nanometer scale. This research presents two groups of dual-edge triggered static flip-flops suitable for low-power applications. In the first group, storage elements are proposed which have dual edge triggering and state retention capability. The proposed circuits deploy reduced swing-clock and -data to manage dynamic power. Furthermore, they employ clock- and power-gating during idle mode to eliminate dynamic power and reduce static power, while retaining the state. The static structures of the circuits make them feasible to be used in designs employing variable frequency to reduce power consumption. The second group of the proposed circuits is aimed to reduce soft error probability that make them more robust to particle hit effect on both the internal nodes and the external logic. The hardening method is based on the use of redundant feedback loop to protect internal nodes, as well as the schmitt-trigger and skewed CMOS gates to filter out transients resulting from particle hit on combinational logic. To further improve the performance, the proposed circuits use pulsed clocking technique which results in less timing overhead and negative setup time. HSPICE post-layout simulation conducted for 90nm CMOS technology indicates that in addition to state retention, test capability, and soft error hardening, the proposed designs are comparable to other high performance flip-flops in terms of power-delay product, device count, and leakage power. The simulation result reveals that the hardened circuits are able to recover from almost any single particle strike on Keywords Clocking, low-power flip-flop, dual-edge triggering, static latch, state retention, design for soft error mitigation, reliability.

پیشرفت پیوسته تکنولوژی CMOS و کوچک شدن ابعاد باعث افزایش تراکم و در نتیجه افزایش کارآیی مدارهای مجتمع دیجیتال شده است. این افزایش تراکم علاوه بر پیچیدگی طراحی، با افزایش توان مصرفی مدار و اثرات دیگری مثل افزایش جریان مصرفی، حرارت تولیده شده و کاهش میزان قابلیت اطمینان مدار همراه است. همچنین اثرات مرتبه دو همچون جریانهای نشتی نیز به صورت مولفه موثر در توان مصرفی ظاهر شده‌اند به گونه‌ای که در تکنولوژیهای امروزی سهم توان مصرفی ناشی از جریانهای نشتی با سهم توان مصرفی دینامیکی برابر شده است. از طرف دیگر کوچک شدن ابعاد و کاهش ظرفیت خازنی گره‌های مدار در کنار روشهای کاهش توان مصرفی همچون کاهش ولتاژ تغذیه، مدارهای دیجیتال امروزی را در مقابل خطای نرم که در اثر برخورد ذرات اتمی پر انرژی با مواد سازنده تراشه‌ها بوجود می‌آید، حساس‌تر کرده است. فلیپ-فلاپها و شبکه توزیع پالس ساعت در کنار مدارهای منطقی و حافظه از ارکان اصلی تراشه‌های دیجیتال سنکرون هستند. شبکه توزیع پالس ساعت با وظیفه انتقال پالس ساعت با بالاترین تقارن و کمترین تاخیر در کل تراشه، به دلیل ظرفیت خازنی بسیار بالا و نرخ تغییرات حداکثری، قسمت زیادی از توان مصرفی دینامیکی را به خود اختصاص می‌دهد. انتخاب ساختار مداری مناسب، روش بهینه در کاهش توان و خصوصاً ضرورت کنترل همزمان توان مصرفی دینامیک و استاتیک از بحثهای مهم در طراحی شبکه پالس ساعت و فلیپ-فلاپهای مورد استفاده در مدارهای دیجیتال کم توان هستند. در این تحقیق ابتدا منابع فیزیکی اتلاف توان و مولفه‌های آن مورد اشاره قرار گرفته سپس اصول و مبانی روشهای طراحی مدارهای کم توان بررسی شده، مزایا و معایب هر روش و میزان کارایی آنها با کوچکتر شدن بیشتر ابعاد مورد اشاره قرار گرفته است. با هدف کاهش توان مصرفی در مدارهای پالس ساعت، مدارهای مولد پالس و المانهای ذخیره سازی توان پائین معرفی شده‌اند. در طراحی این مدارها علاوه بر قابلیت فعال شدن با هر دو لبه پالس ساعت، امکان استفاده از دامنه کم نیز در نظر گرفته شده که این قابلیت با عدم نیاز به مدار مبدل سطح و کاهش بیشتر توان مصرفی همراه است. همچنین در مدارهای معرفی شده، کاهش جریانهای نشتی با استفاده مجدد از مدارهای تست و خاموش کردن مدار در بازه‌های زمانی غیرفعال آن، محقق شده و در عین حال طراحی مدارها به گونه‌ای است که قادر به حفظ حالت نیز هستند. این خاصیت کارکرد پیوسته آنها بین دو حالت فعال و غیرفعال را ممکن می‌سازد. جلوگیری از تغییرات ناخواسته ابزار دیگری برای کاهش اتلاف توان خصوصاً مولفه دینامیکی آن است که در طراحی تعدادی از مدارهای پیشنهادی استفاده شده است. با استفاده از این روش در مدارهای معرفی شده، المان ذخیره‌سازی تنها موقعی پالس ساعت را دریافت می‌کند که تغییر مقدار در مدار لازم باشد در غیر اینصورت مسیر پالس ساعت قطع شده و اتلاف توان دینامیکی وجود نخواهد داشت. با هدف افزایش قابلیت اطمینان مدار، همپنین المانهای ذخیره سازی فعال شونده با پالس معرفی شده‌اند که علاوه بر توان مصرفی پایین در مقابل اثر برخورد ذرات پر انرژی و خطای نرم نیز مقاوم هستند. عملکرد مدارهای معرفی شده به صورت کامل تحلیل شده و مشخصات آنها در گوشه‌های پروسس-دما-تغذیه (PVT) استخراج شده است. در انتها طراحی این مدارها با هدف قرار گرفتن آنها در فرآیند متداول طراحی دیجیتال به صورت سلولهای استاندارد انجام شده ... کلمات کلیدی: طراحی توان پایین، فلیپ-فلاپ، لچ، حفظ حالت، مدارهای مقاوم در برابر تشعشع